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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/1204| Parallel Hardware/Software Architecture for the BWT and LZ77 Lossless Data Compression Algorithms | |
| VIRGILIO ZÚÑIGA GRAJEDA CLAUDIA FEREGRINO URIBE RENE ARMANDO CUMPLIDO PARRA | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Data compression Burrows-Wheeler Transform Lempel-Ziv Coprocessor LEON2 Compresión de Datos Transformada de Burrows-Wheeler Coprocesador | |
| Nowadays, the use of digital communication systems has increased in such a way that network bandwidth is affected. This problem can be solved by implementing data compression algorithms in communication devices to reduce the amount of data to be transmitted. However, the design of large hardware data compression models implies to consider an efficient use of the silicon area. This work proposes the conjunction of two different hardware lossless data compression approaches which share common hardware elements. The project also involves the design of a hardware/software architecture to exploit parallelism increasing execution speed while keeping flexibility. A custom coprocessor unit executes the compute-intense tasks of the Burrows-Wheeler Transform and the Lempel-Ziv lossless data compression schemes. This coprocessor unit is controlled by a SPARC V8 compatible general purpose microprocessor called LEON2. Hoy en día, el uso de sistemas de comunicación digitales ha aumentado de tal forma que el ancho de banda en las redes resulta afectado. Este problema puede solucionarse implementando algoritmos de compresión de datos en dispositivos de comunicación reduciendo la cantidad de datos a transmitir. Sin embargo, el diseño de modelos complejos de compresión de datos en hardware implica considerar el uso eficiente de la superficie de silicio. Este trabajo propone la combinación de dos esquemas diferentes de compresión de datos sin pérdida que compartan elementos comunes. Este proyecto también trata el diseño de una arquitectura hardware/software que explote el paralelismo e incremente la velocidad de ejecución manteniendo su flexibilidad. Un coprocesador ejecuta las tareas computacionalmente intensas de los esquemas de compresión Burrows-Wheeler Transform y Lempel-Ziv. El coprocesador es controlado por un microprocesador de propósito general compatible con la arquitectura SPARC V8 llamado LEON2. | |
| Computación y Sistemas | |
| 02-10-2006 | |
| Artículo | |
| Inglés | |
| Estudiantes Investigadores Público en general | |
| Zuñiga-Grajeda, V. , et al., (2006). Parallel Hardware/Software Architecture for the BWT and LZ77 Lossless Data Compression Algorithms, Computación y Sistemas Vol. 10 (2): 172-188 | |
| CIENCIA DE LOS ORDENADORES | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Artículos de Ciencias Computacionales |
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| 2_Parallel Hardware-software --2006.pdf | 943.79 kB | Adobe PDF | Visualizar/Abrir |