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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/1791| CCO and VCO implemented by CMOS current mode logic stages | |
| Perla Rubi Castañeda | |
| ESTEBAN TLELO CUAUTLE | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| CML Buffer VCO | |
| This thesis focuses in the design and implementation of voltage controlled oscillators (VCO) and current controlled oscillators (CCO) connected in a ring structure and based in current mode logic (CML) stages. The target frequency of oscillation of these ring oscillators (RO) is around the GHz order and must be tunable within a wide range of voltage or current, according to the case. In order to design both a VCO and a CCO, a basic CML delay cell with passive load is designed and characterized for different load values, so as to determine how circuit parameter variations affect the frequency response. This CML buffer design is extended to a CML-based latch. The transition needed to be able to control the oscillation frequency of a RO is accomplished through the replacement of the passive load in the CML delay cell with an active load whose value is determined by the control voltaje magnitude. The CML based VCO’s delay cell is characterized in the DC, AC and time domains and simulated under process, voltage and temperature (PVT) variations analogously to the CML delay cell with passive load. These characterizations, allow to design and implement a CML based CCO, by fixing the control voltage in the value that allows the widest control current range. A CMOS based RO is also implemented and characterized to be able to compare the performance of both logics. Analytical expressions are derived to approach the frequency behavior of the CML buffers that can be used to verify tolerances of the circuit parameters. All of the designs, both of the CML based buffers, CMOS based buffer and CML based latches are simulated under different load values and within ranges of values published in the literature. Finally, a layout is implemented of the VCO’s delay cell and of the VCO and postlayout simulations are performed to verify the circuit’s performance. Esta tesis se centra en el diseño e implementación de osciladores controlados por voltaje (VCO) y osciladores controlados por corriente (CCO) conectados en una estructura de anillo y basados en etapas de lógica modo corriente (CML). El objetivo es obtener una frecuencia de oscilación del orden de GHz en estos osciladores en anillo (RO) y que sean sintonizables dentro de un amplio rango de voltaje o corriente, según el caso. Para diseñar un VCO y un CCO, primero es necesario diseñar y caracterizar una celda de retardo CML básica con carga pasiva para diferentes valores de carga, a fin de determinar cómo las variaciones de los parámetros del circuito afectan la respuesta en frecuencia. Este diseño de búfer CML se extiende a un latch basado en CML. La transición necesaria para poder controlar la frecuencia de oscilación de un RO se logra mediante el reemplazo de la carga pasiva en la celda de retardo CML con una carga activa cuyo valor es determinado por la magnitud del voltaje de control. La celda de retardo del VCO basado en CML se caracteriza en los dominios de CD, CA y tiempo y se simula bajo variaciones de proceso, voltaje y temperatura (PVT), de manera análoga a la celda de retardo de CML con carga pasiva. Estas caracterizaciones permiten diseñar e implementar un CCO basado en CML, fijando el voltaje de control en el valor que permite el rango más amplio de corriente de control. También se implementa y caracteriza un RO basado en tecnología CMOS para poder comparar el rendimiento de ambas lógicas. Se derivan las expresiones analíticas para abordar el comportamiento de frecuencia de los búferes CML, dichas expresiones se pueden usar para verificar las tolerancias de los parámetros del circuito. Todos los diseños, ambos búferes basados en CML, el búfer basado en CMOS y los latches basados en CML se simulan bajo diferentes valores de carga y en rangos de valores publicados en la literatura. Finalmente, se implementa un layout de la celda de retardo y del VCO y se realizan simulaciones post-layout para verificar el rendimiento de ambos circuitos. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2019 | |
| Tesis de maestría | |
| Inglés | |
| Estudiantes Investigadores Público en general | |
| Castañeda Aviña, P. R., (2019), CCO and VCO implemented by CMOS current mode logic stages, Tesis de Maestría, Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Electrónica |
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