Por favor, use este identificador para citar o enlazar este ítem:
http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/189| Análisis y optimización de circuitos digitales nano-métricos en presencia de variaciones de proceso | |
| ALEJANDRA NICTE HA REYES FLORES | |
| VICTOR HUGO CHAMPAC VILELA | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Digital integrated circuits Digital libraries Statistical models | |
| El escalamiento tecnológico ha permitido circuitos con mayor densidad de integración y alta complejidad, dando como resultado circuitos con un mejor desempeño a menor costo. Sin embargo, la reducción en el tamaño de los transistores ha provocado que las pequeñas variaciones en el proceso de fabricación impacten de manera significativa el rendimiento de los sistemas. A pesar de los sofisticados procesos de manufactura los circuitos sufren desviaciones en las características de diseño para las cuales fueron fabricados. Dicha problemática a obligado a los diseñadores a implementar optimizaciones las cuales generan sistemas robustos a variaciones de proceso. A lo largo de los años se han desarrollado diferentes técnicas orientadas a disminuir el impacto de las variaciones en el retardo de los circuitos, ya que éste es un parámetro de suma importancia debido a que delimita la frecuencia de operación y velocidad de conmutación. Dichas técnicas toman como base el redimensionamiento de ciertos bloques o incluso circuitos completos debido a su fácil implementación y buena respuesta. El desarrollo de sistemas optimizados bajo esta técnica a traído consigo incrementos importantes en el área, por lo cual la tendencia actual es realizar la optimización sin perder de vista el compromiso variabilidad-área. La presente tesis está orientada a definir una métrica que permita realizar el redimensionamiento de forma selectiva de tal manera que la optimización impacte lo menos posible en el área. De acuerdo a lo anterior, es necesario tener un compromiso variabilidad-área óptimo, para lo cual se debe realizar una caracterización detallada del comportamiento de dichas variaciones y su impacto en la variabilidad del retardo. Esta métrica debe ser diseñada de acuerdo a las características propias de cada una de las compuertas y con la cual sea posible decidir que compuertas son o no un candidato para la optimización, eliminando así la necesidad de redimensionar circuitos completos. La optimización se plantea bajo dos esquemas generales una optimización de variabilidad con costo en área y optimización de área con especificación de variabilidad. La optimización de variabilidad con costo en área se plantea con dos tipos de optimización, la primera es la optimización de variabilidad sin restricción en área, donde el redimensionamiento de las compuertas se basa en un proceso iterativo. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2014-02 | |
| Tesis de maestría | |
| Español | |
| Estudiantes Investigadores Público en general | |
| Reyes-Flores A.N. | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Electrónica |
Cargar archivos:
| Fichero | Descripción | Tamaño | Formato | |
|---|---|---|---|---|
| ReyesFAN.pdf | 33.71 MB | Adobe PDF | Visualizar/Abrir |