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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/1988| Explorando el rendimiento de circuitos y sistemas electrónicos en presencia de variaciones de proceso | |
| ZAHIRA PEREZ RIVERA | |
| Víctor Hugo Champac Vilela | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Circuitos | |
| El impacto de las variaciones de proceso en el desempeño de circuitos integrados ha llegado a ser cada vez mas crítica debido al escalamiento tecnológico y al alto nivel de integración de los circuitos integrados. La degradación del desempeño de los circuitos significa perdidas económicas. En el presente trabajo, proponemos una metodología de redimensionamiento estadístico eficiente para mejorar la velocidad del circuito en presencia de variaciones de proceso intra-die independientes. Un método de selección de caminos lógicos críticos, un heurístico, dos métricas de selección gruesa, y una métrica de selección fina son parte de la nueva metodología de optimización propuesta, que tiene como objetivo minimizar la desviación estándar del retardo. La métrica fina incluye conceptos esenciales como la derivada de la desviación estándar del retardo, el análisis del segmento, la criticalidad, el ”slack-time” y el área. Con el fin de implementar esta metodología, se utilizo y desarrollo una herramienta de diseño en lenguaje C++ que permite hacer el análisis de circuitos grandes. Para poder manipular las variables estadísticas como el retardo (µ) y la desviación estándar de retardo (σ) de compuertas y caminos lógicos, en HSPICE, se caracterizaron todas las compuertas de la librería de la tecnología de 65nm, y se obtuvieron los datos del retardo, el tiempo de transición a la salida de la compuerta y sus sensibilidades. A los datos que se obtienen de las caracterizaciones se les ajusta un polinomio en MATLAB, estos polinomios se convierten en código C++, y se guardan en la librería de un programa principal. Este programa principal, haciendo uso de los polinomios, puede simular la respuesta de una compuerta o un circuito completo. Con esta herramienta de simulación se realiza el programa de optimización de la metodología propuesta. La metodología propuesta se aplica a circuitos ISCAS Benchmark. El promedio del porcentaje de optimización en el retardo es de 11.12%, el promedio del porcentaje de optimización de la desviación estándar del retardo es 27.8%, el promedio del incremento en área es 3.05% y el tiempo de computo es hasta diez veces menor que usando metodologías como multiplicadores de Lagrange. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2020-09 | |
| Tesis de doctorado | |
| Español | |
| Estudiantes Investigadores Público en general | |
| Pérez Rivera, Z., (2020), Explorando el rendimiento de circuitos y sistemas electrónicos en presencia de variaciones de proceso, Tesis de Doctorado, Instituto Nacional de Astrofísica, Óptica y Electrónica. | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Doctorado en Electrónica |
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| Tesis_Doctoral_Zahira Perez.pdf | 7.41 MB | Adobe PDF | Visualizar/Abrir |