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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/2465| Diseño, desarrollo y simulación de modelo comportamental de múltiples unidades de ejecución con memoria jerárquica como Dispositivo Bajo Verificación para el diseño de estrategia con cobertura mayor al 90% en su verificación pre-silicio | |
| Janeth Monica Salas Alcantara | |
| Jorge Francisco Martínez Carballido | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Verification Cover strategy Behavioral Model memory hierarchy Device Under Test | |
| Con el paso de los años la complejidad en los procesos de diseño, fabricación y verificación de circuitos tiende a aumentar de manera significativa debido a la cantidad de transistores que los integran, esto no solo ha conducido a la constante mejora de procedimientos, técnicas o estrategias que se implementan, sino también al desarrollo de muchas otras herramientas que provean solucionen eficaces para los distintos retos con los que las personas involucradas en dichos procesos se encuentran.
La verificación pre – silicio es fundamental en el desarrollo de un proyecto, ya que es la fase de pruebas realizadas una vez que un diseño ha sido completado, el objetivo de la verificación es proporcionar la certeza de que el diseño es una representación correcta de las especificaciones dadas al diseñador, una vez que la etapa de pruebas se concreta, se puede pasar a la siguiente etapa que es la validación.
En la actualidad, el proceso de verificación consume tantos recursos como el desarrollo mismo del diseño, en estudios de proyectos ASIC/IP realizados en 2022 se calcula una media entre 50% y 60% del tiempo total de un proyecto dedicado a la tarea de verificación, lo cual se refleja en la necesidad de crecimiento del área de personas dedicadas a dicha tarea y por supuesto en costos.
El presente trabajo de tesis está dividido en dos partes importantes, la primera consta del diseño, desarrollo, síntesis y simulación del modelo comportamental de un procesador con múltiples unidades de ejecución y jerarquía de memoria. La elección de usar un modelo comportamental nace de la necesidad de encontrar un diseño con la suficiente complejidad para implementar estrategias más cercanas a los procesos reales de verificación, ya que en la gran mayoría de los trabajos académicos publicados se utilizan diseños sencillos donde estos procesos suelen ser limitados y la alta confidencialidad de propiedad intelectual de las empresas dedicadas al diseño no permite disponer del código fuente de un dispositivo con facilidad. El modelo comportamental está diseñado de acuerdo a distintos manuales de información acerca de las características de procesadores con más de una unidad de ejecución.
La segunda parte consta de la planeación, desarrollo y puesta en práctica de una estrategia de verificación del modelo comportamental para alcanzar porcentajes de cobertura mayores a 90%. Over the years, the complexity in the design, manufacturing, and verification processes of circuits has significantly increased due to the number of transistors they integrate. This has led to continuous improvement of procedures, techniques, and strategies, as well as the development of several tools to provide effective solutions for the different challenges faced by individuals involved in these processes. Pre-silicon verification is fundamental in a project's development, as it involves testing performed once a design is completed. The objective of verification is to ensure that the design accurately represents the given specifications to the designer. After the testing phase is completed, the project moves on to the validation stage. Currently, the verification process consumes as many resources as the design development itself. In ASIC/IP project studies conducted in 2022, an average of 50% to 60% of the total project time is estimated to be dedicated to the verification task. This highlights the need for an increase in the workforce dedicated to this task and, consequently, the associated costs. This thesis is divided into two important parts. The first involves the design, development, synthesis, and simulation of the behavioral model of a processor with multiple execution units and memory hierarchy. The choice of using a behavioral model stem from the need to find a design complex enough to implement strategies closer to real verification processes. In academic works, simple designs are often used, limiting these processes. The high intellectual property confidentiality of design companies also makes it difficult to access the source code of a device. The behavioral model is designed based on several manuals providing information about the characteristics of processors with more than one execution unit. The second part involves planning, development, and implementation of a verification strategy for the behavioral model to achieve coverage percentages greater than 90%. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2023-11 | |
| Tesis de maestría | |
| Español | |
| Estudiantes Investigadores Público en general | |
| Salas Alcantara J. M., (2023), Diseño, desarrollo y simulación de modelo comportamental de múltiples unidades de ejecución con memoria jerárquica como Dispositivo Bajo Verificación para el diseño de estrategia con cobertura mayor al 90% en su verificación pre-silicio, Tesis de Maestría, Instituto Nacional de Astrofísica, Óptica y Electrónica. | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Electrónica |
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