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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/2495| Diseño y caracterización de un ADC SAR R2R Ladder de 10 Bits en tecnología TSMC 180 nm | |
| Ricardo Michell Rocha-Torres | |
| Alejandro Diaz-Sanchez Alejandro Israel Bautista-Castillo | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Analog Digital Converter ADC SAR Integrated Circuits Resitive ADC SAR Resistive DAC Synthesized Circuit TSMC 180 nm | |
| Este trabajo se enfoca en los Convertidores Analógicos a Digitales (ADC), destacando su importancia en diversas aplicaciones, avances en arquitecturas, desafíos y soluciones. Se desarrolla el diseño y caracterización de un ADC en la tecnología comercial TSMC a través de mediciones. El principal aporte de esta investigación es la sustitución del bloque CDAC (Convertidor Digital a Analógico utilizando Capacitores) por un RDAC (Convertidor Analógico utilizando Resistores), lo que mejora el sistema en términos de eficiencia en el tamaño del chip y linealidad. El proceso comienza con una revisión del estado del arte para identificar los problemas comunes en los ADC y las soluciones propuestas en años recientes. A continuación, se modela el sistema en casos ideales y se procede a un modelado a nivel de transistor bajo la tecnología comercial TSMC de 180 nm. El chip se fabrica y se caracteriza, permitiendo su comparación con trabajos recientes en el mismo campo. Se analizan las ventajas y desventajas de esta investigación. En trabajo a futuro, se proponen técnicas y soluciones adicionales para mejorar este trabajo, junto con una nueva mejora hacia una arquitectura híbrida NS-SAR. Esta propuesta marca el inicio de una exploración de NS-SAR R2R Ladder, una nueva área de investigación. This work focuses on Analog-to-Digital Converters (ADCs), highlighting their importance in various applications, advancements in architectures, challenges, and solutions. It involves designing and characterizing an ADC in the commercial TSMC technology through measurements. The primary contribution of this research is the replacement of the CDAC (Capacitor-based Digital-to-Analog Converter) block with an RDAC (Resistor-based Analog-to-Digital Converter), which enhances the system in terms of chip size efficiency and linearity. The process begins with a review of the state of the art to identify common issues in ADCs and recent proposed solutions. Subsequently, the system is modeled under ideal conditions, followed by low-level transistor modeling under the TSMC 180 nm commercial technology. The chip is manufactured, characterized, and compared with recent works in the same field, examining the advantages and disadvantages of this research. In future work, techniques and additional solutions are proposed to further enhance this work, along with a new improvement towards a hybrid NS-SAR architecture. This proposal marks the beginning of an exploration of NS-SAR R2R Ladder, a new research area. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2023-10 | |
| Tesis de maestría | |
| Español | |
| Estudiantes Investigadores Público en general | |
| Rocha Torres, R. M., (2023), Diseño y caracterización de un ADC SAR R2R Ladder de 10 Bits en tecnología TSMC 180 nm, Tesis de Maestría, Instituto Nacional de Astrofísica, Óptica y Electrónica. | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Electrónica |
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