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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/495| Arquitectura hardware para la detección de puntos de interés del SIFT | |
| LEONARDO CHANG FERNANDEZ | |
| LUIS ENRIQUE SUCAR SUCCAR MIGUEL OCTAVIO ARIAS ESTRADA | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Field programmable gate arrays Local features Scale invariant Features transform | |
| The use of local features in images has become very popular thanks to its promising
results. These have shown significant benefits in a variety of applications such as object
recognition, image retrieval, robot navigation, panorama stitching, and others. Several
algorithms have been developed in this area. One of the most popular and widely used
is the SIFT method. This algorithm finds local structures that are present in different
views of the image. It also allows a description of these structures invariant to image
transformations such as translation, rotation, scale and affine transformations. However,
its main disadvantage is its high computational cost. This arises the need to seek alternatives
to its acceleration. To that end, this paper proposes a design and implementation
of an efficient hardware architecture based on FPGAs (Field Programmable Gate Array)
for the candidate keypoints detection stage of the SIFT algorithm.
In order to take full advantage of the parallelism in the candidate keypoints detection
stage and to minimize the silicon area occupied by its implementation in hardware, part
of the algorithm was reformulated. The main characteristics of this reformulation are
the exploitation of data parallelism, the exploitation of the separability property of the
Gaussian kernel and the octaves processing interleaving. The main contribution of the
proposed pipelined architecture and the main difference with the rest of the architectures
reported in the literature, is that while increasing the number of octaves to be processed,
the amount of occupied area of the device remains almost constant, only increased in the
number of blocks of memory needed to store the new octaves and in the logic needed to
control the interleaving of more octaves.
The tests and experiments conducted to the architecture evidenced the contribution
mentioned above, as well as accuracy, repeatability and distinctiveness of the extracted
features. Tests are also related to device area occupation, timing constraints, among others.
The architecture presented in this work is able to detect candidate keypoints in an
image of 320 × 240 in 1.1 milliseconds, which represents a speedup of 250x with respect
to a software implementation. El uso de características locales en imágenes se ha vuelto muy popular gracias a sus resultados prometedores. Estos han demostrado considerables beneficios en una gran variedad de aplicaciones tales como reconocimiento de objetos, recuperación de imágenes, navegación de robots, construcción de panoramas y otros. Varios algoritmos se han desarrollado en esta área. Uno de los más populares y que mejores resultados ha mostrado es el SIFT. Este algoritmo permite encontrar estructuras locales que estarán presentes en distintas vistas de la imagen. Además, permite obtener una descripción de dichas estructuras invariante a transformaciones en la imagen como traslación, rotación, escala y deformaciones afines. Sin embargo, entre sus principales desventajas se encuentra su alto costo computacional. Por esto surge la necesidad de buscar alternativas para la aceleración del mismo. Con ese fin, en este trabajo se propone el diseño e implementación de una arquitectura hardware eficiente basada en FPGAs (del inglés, Field Programmable Gate Array) para la detección de puntos de interés del algoritmo SIFT. Con el objetivo de sacar el máximo provecho del paralelismo en la detección de puntos de interés del algoritmo SIFT y minimizar el área del dispositivo ocupada por su implementación en hardware, se reformuló parte del algoritmo. Las principales características de dicha reformulación son la explotación del paralelismo de datos, la explotación de la propiedad de separabilidad del kernel de convolución Gaussiano y el entrelazado del procesamiento de las octavas. El principal aporte de la arquitectura tunelizada aquí propuesta y la principal diferencia con el resto de las arquitecturas reportadas en la literatura, radica en que a medida que aumenta el número de octavas a procesar, la cantidad de área del dispositivo ocupada se mantiene casi constante, solamente aumentando en el número de bloques de memoria necesarios para almacenar las nuevas octavas y la lógica necesaria para controlar el entrelazado de más octavas. Las pruebas y experimentos realizados a la arquitectura, soportan la aportación antes mencionada, así como la exactitud, repetitividad y distintividad de los resultados obtenidos. También se realizan pruebas de implementación relacionadas con el área del dispositivo ocupada, restricciones de tiempo, entre otras. La arquitectura presentada en este trabajo logra detectar los puntos de interés en una imagen de 320 × 240 | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2010-11 | |
| Tesis de maestría | |
| Español | |
| Estudiantes Investigadores Público en general | |
| Chang-Fernandez L. | |
| CIENCIA DE LOS ORDENADORES | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Ciencias Computacionales |
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