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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/643| Obtención de profundidades de unión xj menores a 0.4 μm, con una óptima activación de los dopantes implantados o depositados | |
| Jairo Plaza Castillo | |
| ALFONSO TORRES JACOME OLEKSANDR MALIK | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Dopping profiles Diffusion Spin on dopant Shallow juntions | |
| Because their very large integration capabilities and continuous scaling, the CMOS devices
are the basic element in the current integrated circuits. Its scaling up to sub-micrometric scale presents advantages like diminution of power consumption, faster devices and a bigger level of integration. But the physics limitations, begin to be important at these dimensions, anomalous effects like hot electrons, leakage currents and punch through, among others appear. These effects can be reduced if, at the source/drain region, shallow junctions are obtained with junction depth (xj) less than to 400 nm. To achieve this goal, new junction fabrication methods which include pre-amorphization are required. Other alternative techniques which do not require ion implantation, in order to prevent surface crystal damage and as a consequence the inhibition of Boron Interstitial Clusters and {311} defects, which are the trigger of the “Transient Enhanced Diffusion” process are used. In this essay, it is shown that Rapid Thermal Process, allow the fabrication of very shallow junctions with a xj less than 400 nm by using with high energies and high doses of BF2ions implantation. By this way the slow dissolution of the dislocation loops, present at the End Of Range of the implanted Boron, allow this process. These obtained junctions are compared with those prepared by using the Spin On Doping technique. The diffusion profiles obtained by both processes and their electrical properties are measured and compared for its application as S/D regions in a current CMOS process.
En los procesos de fabricación de circuitos integrados, la reducción de la profundidad de unión en los transistores MOS es una consecuencia ineludible del escalamiento de los dispositivos electrónicos, las actuales y nuevas tecnologías han volcado sus esfuerzos a la reducción de sus magnitudes, soportadas en las bondades de dicho escalamiento. Los trabajos se desarrollan en diferentes frentes, a nivel experimental y teórico, experimentalmente se buscan nuevos materiales y técnicas de fabricación que reproduzcan los modelos teóricos diseñados y cuya evaluación muestra el óptimo funcionamiento de los cada vez más pequeños circuitos básicos. Estos modelos están enriquecidos con soluciones a los fenómenos anómalos que tienen su aparición a distancias nanométricas, por ejemplo, los efectos de canal corto son disminuidos mediante la obtención de menores profundidades de unión xj jen las regiones de fuente y drenaje. La mayor dificultad encontrada con este modelo está en que el alto valor del coeficiente de difusión de dopantes como el boro impide la obtención de xj jdel orden de 400 nm con óptima activación. Fenómenos de corta duración ocurridos durante el proceso térmico como el aumento transiente de la difusión son modelados y su efecto minimizado empleando nuevas técnicas de recocido con sistemas RTP “Rapidal Thermal Procces”. Por ser la difusión función de la temperatura, el tiempo, la concentración de especies dopantes y el nivel de daños se ha experimentado con diferentes técnicas como la implantación de iones más pesados como el BF2, activación fuera de equilibrio térmico en hornos RTP y procesos libres de daños que recurren a películas depositadas con SOD “Spin On Dopant”. Es nuestro propósito mostrar las propiedades eléctricas de las regiones de fuente y drenaje en un transistor MOS cuando se han implantado altas dosis de BF2o empleado SOD como fuente de iones, y todas las muestras activadas en hornos RTP. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2007-12 | |
| Tesis de doctorado | |
| Español | |
| Estudiantes Investigadores Público en general | |
| Plaza-Castillo J | |
| DISEÑO DE CIRCUITOS | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Doctorado en Electrónica |
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