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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/831| Inestabilidad debido a polarización y temperatura en circuitos integrados nanométricos | |
| ALEJANDRO CAMPOS CRUZ | |
| ESTEBAN TLELO CUAUTLE GUILLERMO ESPINOSA FLORES VERDAD | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| High-K metal gate technology Bias-temperature instability Aging | |
| Con la continua evolución de las familias tecnológicas, los investigadores se enfrentan a nuevos desafíos para la compensación y limitación de los fenómenos nocivos que afectan el funcionamiento de los dispositivos electrónicos. Algunos de estos efectos perjudiciales degradan periódicamente el rendimiento de los transistores MOSFET debido a las elevadas condiciones de operación a las que se encuentran sujetas como consecuencia a la creciente demanda comercial por gadgets con mayor número de aplicaciones y menor tamaño; mientras que otros fenómenos amenazan con la destrucción del dispositivo(s) electrónico(s) en cuestión. En los últimos años, con la reducción del espesor del dieléctrico de compuerta cuya finalidad es mantener el ritmo del escalamiento de los dispositivos MOSFET como lo indica la Ley de Moore, la cual establece que aproximadamente cada dos años las dimensiones físicas de los transistores deben reducirse de forma que en la misma área se pueda tener el doble de transistores, ha surgido la necesidad del uso de materiales de compuerta alternativos que permitan continuar la proyección de la miniaturización de los dispositivos electrónicos, al tiempo que se reducen las corrientes de fuga dentro de la estructura MOSFET. Debido al agresivo escalamiento tecnológico, los efectos de degradación se han vuelto cada vez más pronunciados, al punto de que ya no pueden ser ignorados. En la actualidad, la confiabilidad de los transistores MOSFET y circuitos integrados es un área en continuo crecimiento, cuya finalidad es asegurar que el tiempo de vida de los transistores MOS no se reduzca, aún bajo condiciones de operación cada vez más extremas. La técnica de escalamiento a campos constantes, en teoría, permite la miniaturización de los transistores si los campos eléctricos internos del dispositivo se mantienen sin cambios; a pesar de que es posible reducir las dimensiones físicas de los MOSFET, en tecnología convencional de silicio (L > 90nm), el potencial de alimentación no puede reducirse de forma tan arbitraria, por lo que el campo eléctrico vertical entre la compuerta y el substrato aumentarla, al igual que aumentarán las corrientes que deberán manejar las interconexiones metálicas entre dispositivos. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2016-07 | |
| Tesis de maestría | |
| Español | |
| Estudiantes Investigadores Público en general | |
| Campos-Cruz A. | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Electrónica |
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