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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/1724| ADC tipo folding en modo corriente a 10 bits 1 GM/s basado en celdas winner take all | |
| Luis Felipe Salinas Mendoza | |
| GUILLERMO ESPINOSA FLORES VERDAD Luis Antonio Carrillo-Martínez | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Analog-to-digital converter Winner take all Design rule checker Layout vs schematic Effective number of bits | |
| Unrelenting growth in digital comunications, multimedia and others consumers products in recent years has traslated into incrasing demands for Analog to Digital Converters (ADCs) of 8-10 bits resolutions and sample rates in excess of 100 MHz. This work shows a 10 bits 1GS/s current mode Folding ADC design in transistor level. This approach is due to voltage mode issues as limited riel supply and the high power consumption in high resolutions (10 bits). The ADC quantizer is based in Winner Take All and comparators and interpolated stage is not required in the present work as do the voltaje mode ADCs. The statics (DNL & INL), and the dynamics characterizations (SNR & ENOB) was done as well as layout development was made using CADENCE Virtuoso, DRC, LVS and paraitic extractions was also perform. The design was fabricated in IMEC technology of 180nm. La creciente demanda en los últimos años de los sistemas digitales, multimedia y otro productos de consumo, ha traído consigo un aumento en la demanda de Convertidores Analógicos Digitales (ADC, por sus siglas en ingles) de 8 a 10 bits con razones de muestreo de más de 100M Hz. El presente trabajo muestra el diseño a nivel transistor de una topología de ADC tipo folding en modo corriente a 10 bits con una razón de muestreo de 1G M/s. La propuesta es producto del análisis de las problemáticas que se presentan al trabajar en modo voltaje, como lo son la dinámica limitada por los rieles de alimentación y el elevado consumo de potencia para altas resoluciones. Como resultado el cuantizador del ADC es implementado mediante un amplificador de plegado basado en celdas Winner Take All, de manera que no es necesario incluir comparadores ni etapas de interpolación en el cuantizador del presente trabajo como en los cuantizadores de los ADCs en modo voltaje. Las caracterizaciones estáticas (DNL e INL), y dinámicas (SNR y ENOB) fueron realizadas, así como el desarrollo del layout utilizando CADENCE Virtuoso. Las verificaciones DRC y LVS así como extracciones de parasitas fueron realizadas para comprobar el comportamiento del circuito en las simulaciones post layout. El diseño fue fabricado con tecnología de 180nm de IMEC. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica. | |
| 2018-12 | |
| Tesis de maestría | |
| Español | |
| Estudiantes Investigadores Público en general | |
| Salinas Mendoza, L. F., (2018), ADC tipo folding en modo corriente a 10 bits 1 GM/s basado en celdas winner take all, Tesis de Maestría, Instituto Nacional de Astrofísica, Óptica y Electrónica. | |
| DISEÑO DE CIRCUITOS | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Electrónica |
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