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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/2657| Estructuras del Transistor MOS con Robustez al Ambiente Espacial para su Aplicación en Nano-Satélites | |
| Carlos Alfredo Pelcastre Ortega | |
| Mónico Linares Aranda | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Radiation Hardening MOSFET CMOS Hourglass Transistor Space Environment Low Temperature Subthreshold Leackage Current | |
| Los circuitos electrónicos utilizados en aplicaciones espaciales son cada día más sofisticados, además de requerir un mayor nivel de robustez al ambiente espacial (Radiación y Temperatura) para alargar el tiempo de vida de los sistemas electrónicos que los utilizan. Existen diversos métodos de robustez al ambiente espacial en todos los niveles de desarrollo del sistema electrónico, desde modificaciones al proceso de fabricación, diseño geométrico y topología (layout) generando redundancia en los circuitos críticos, y hasta el uso de materiales que sirvan de escudo externo y aíslen el circuito del ambiente. Cada método tiene sus ventajas y desventajas, y es común utilizar dos o más de estos métodos al momento de diseñar un sistema electrónico completo. En este trabajo de investigación se presenta el desarrollo de un método de robustez a radiación por medio de modificaciones a la geometría (layout) del transistor MOS (Metal-Oxido-Semiconductor), dispositivo básico de toda la electrónica MOS existente. Este método permite la fabricación de nuevos dispositivos en tecnologías comerciales sin necesidad de modificar el proceso de fabricación, lo cual permite reducir el costo de desarrollo del circuito y/o sistema electrónico que lo utiliza a valores comerciales de producción. Específicamente, en este trabajo se desarrolló una nueva técnica de modificación geométrica (layout) de la compuerta del transistor MOS que mejora la robustez a radiación ionizante y sus características eléctricas tanto en temperatura ambiente como en baja temperatura. Se simuló el funcionamiento del nuevo transistor utilizando modelos físicos de transporte de cargas en el software Sentaurus, así como simulación utilizando el modelo compacto BSIM3v3 del fabricante con el software SPICE. Para validar su funcionamiento se diseñó y fabricó un chip de pruebas utilizando una tecnología comercial CMOS de 180nm utilizando el software Cadence Virtuoso y Calibre. Con las estructuras del chip de pruebas se realizaron experimentos a muy bajas temperaturas (3 Kelvin), mostrando una reducción del coeficiente cero de temperatura de 0.125V en la nueva técnica en comparación con el valor del coeficiente en el transistor rectangular. Como resultado de utilizar esta nueva técnica en un circuito inversor, se obtuvo una reducción de la corriente de fuga del 7.27 % y una mejora de la señal de salida post-radiación del 21.66 % en comparación con el inversor utilizando la técnica de transistor rectangular. The electronic circuits used in space applications are becoming increasingly sophisticated while also requiring a higher level of robustness against the space environment (radiation and temperature) to extend the lifespan of the electronic systems that use them. Various methods exist to enhance robustness against the space environment at all levels of electronic system development, ranging from modifications to the manufacturing process, geometric design, and topology (layout) to create redundancy in critical circuits, to the use of shielding materials that isolate the circuit from the environment. Each method has its advantages and disadvantages, and it is common to use two or more of these methods when designing a complete electronic system. This research work presents the development of a radiation-hardening method through modifications to the geometry (layout) of the MOS (Metal-Oxide-Semiconductor) transistor, the fundamental device of all existing MOS electronics. This method enables the fabrication of new devices using commercial technologies without the need to modify the manufacturing process, thereby reducing the development cost of the circuit and/or electronic system to commercially viable production values. Specifically, this study developed a novel geometric modification technique (layout) for the MOS transistor gate, improving its robustness against ionizing radiation and its electrical characteristics at both room temperature and low temperatures. The operation of the new transistor was simulated using charge transport physical models in Sentaurus software, as well as simulations using the BSIM3v3 compact model from the manufacturer with SPICE software. To validate its performance, a test chip was designed and fabricated using a commercial 180nm CMOS technology with Cadence Virtuoso and Calibre software. Experiments were conducted on the test chip at extremely low temperatures (3 Kelvin), showing a reduction in the zero temperature coefficient of 0.125V in the new technique compared to the coefficient value in the rectangular transistor. As a result of applying this new technique in an inverter circuit, a leakage current reduction of 7.27 % and a post-radiation output signal improvement of 21.66 % were achieved compared to the inverter using the rectangular transistor technique. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2025-02 | |
| Tesis de doctorado | |
| Español | |
| Estudiantes Investigadores Público en general | |
| Pelcastre Ortega, C. A., (2025), Estructuras del Transistor MOS con Robustez al Ambiente Espacial para su Aplicación en Nano-Satélites, Tesis de Doctorado, Instituto Nacional de Astrofísica, Óptica y Electrónica. | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Doctorado en Electrónica |
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