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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/448| A test framework for interconnection open defects | |
| ROBERTO GOMEZ FUENTES | |
| VICTOR HUGO CHAMPAC VILELA | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| ATPG Stuck-at faults Interconnection opens Capacitive couplings | |
| The scaling down of dimensions of the devices and integrated circuits generates lines of interconnection in a circuit, presenting a proximity every greater time among them. This proximity causes that some lines are reconciled. These couplings at interconnections creates parasitic capacitances that can get to cause interference levels which they affect the logical value of the information. Because of this, it is important to improve the conventional methodology of test. This thesis has the following organization: In Chapter 1, the different basic concepts of test of integrated circuits are presented. Also the definition of faults and errors are showed. The concept of test and logic testing are presented too. Finally difficult to testing is reviewed. In Chapter 2, the basic concepts and the importance of test of integrated circuits are presented. The properties that must have the stuck-at fault model are also presented. Also, the basic defect model proposed in this work is exposed. Some simulations results from this basic defect model are depicted and extended to consider some effects like coupling effects, sensitization gates and trapped gate charge. Finally the proposed test framework for interconnection opens is shown. In Chapter 3, the basic design of a CAD tool called OPVEG (Opens Vectors Generator) oriented to generate favorable test vectors for opens is presented using data obtained from layout and circuit logic description, favorable test vectors considering capacitive couplings between adjacent nodes are obtained. These vectors can be used to improve the detectability of interconnection opens. In Chapter 4, a Fault Simulator for Interconnection Opens (FASOP) is presented which is able to evaluate the defect coverage of interconnection opens. Also gives useful information to evaluate the detectability of these defects. Based on this information better
test vectors may be generated to improve the defect coverage or DFT measures can be undertaken. FASOP uses circuit logic description and layout information as inputs. FASOP considers the effect of the coupling lines and the sensitized and un-sensitized gates influencing the floating line of the interconnection open. FASOP also evaluates the defect coverage considering the gate trapped charge. In Chapter 5, The conclusions of this work are given.
La reducción de dimensiones de los dispositivos y circuitos integrados genera cada vez mas líneas de interconexión en un circuito, presentando además, una cercanía cada vez mayor entre ellas. Esta cercanía provoca que algunas líneas se acoplen. Estos acoplamientos en líneas de conexión crean capacitancias parasitas que pueden llegar a causar niveles de interferencia que afecten el valor lógico de la información. Debido a esto es importante mejorar los métodos convencionales de prueba. La organización de esta tesis es la siguiente: En el capítulo 1, los conceptos básicos de prueba en circuitos integrados son analizados. Además, las definiciones de algunas de las fallas más importantes que se pueden llegar a presentar en los circuitos integrados así como los conceptos de prueba y prueba lógica son presentadas. En el capítulo 2, los conceptos básicos y la importancia de la prueba de circuitos integrados se presentan. Las características que deben tener el modelo de fallas stuck-at también es presentado. Así como, el modelo básico del defecto propuesto en este trabajo es expuesto. Los resultados de algunas simulaciones de este modelo básico del defecto es representado y extendido para considerar algunos efectos tales como acoplamientos capacitivos, compuertas sensibilizadas y no sensibilizadas y los efectos de las cargas atrapadas. Finalmente el marco propuesto de prueba para aberturas en interconexiones es presentado. En el capítulo 3, el diseño básico de la herramienta CAD llamada OPVEG (Generador de vectores de prueba tipo open) orientado para generar los vectores de prueba favorables, se presenta usando los datos obtenidos del layout y la descripción lógica del circuito, de donde se pueden obtener los vectores favorables de prueba que consideran acoplamientos capacitivos entre los nodos adyacentes. Estos vectores se pueden utilizar para mejorar la detectabilidad de aberturas en interconexiones. En el capítulo 4, un simulador de la fallas para aberturas en interconexiones (FASOP), el cual es capaz de evaluar la cobertura del defecto de la interconexión es presentado. También proporciona información útil para evaluar la detectabilidad de estos defectos. Basado en esta información, mejores vectores de prueba pueden ser generados para mejorar la cobertura de estos defectos o emprender medidas de DFT. FASOP utiliza la descripción lógica del circuito y la información del layout como archivos de entrada. Además de considerar los efectos de los acoplamientos entr | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2008-02 | |
| Tesis de doctorado | |
| Inglés | |
| Estudiantes Investigadores Público en general | |
| Gómez-Fuentes R | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Doctorado en Electrónica |
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