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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/549| Hardware architecture for order statistic CFAR algoritms | |
| JOSE ROBERTO PEREZ ANDRADE | |
| RENE ARMANDO CUMPLIDO PARRA | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Radar detection Hardware description languages Sorting | |
| The radar signal processing for sea navigation environments is useful for target detection
and target localization, because a response in short time is requiered. The
research on this area has been focused on variants of Constant False Alarm Rate
(CFAR) detectors and sea clutter modeling. CFAR detectors are used in digital signal
processing applications to extract targets from background in noisy environments.
Others examples of applications are: image processing, medical engineering, power
quality analysis, features detection in satellite images, Pseudo-Noise (PN) code detectors,
among others. This thesis presents a hardware architecture that implements six
variants of the CFAR detector based on linear and non-linear operations for radar applications
and, it details the selection of these six variants and its parameter selection.
Since some implemented CFAR detectors require sorting, a linear sorter based on a
First In First Out (FIFO) schema is used. This sorter is capable of discarding the oldest
datum and inserting the incoming data while keeping the rest of the data sorted in a
single clock cycle. The sorter is composed of identical processing elements, thus it
can be easily adapted to any data lengths, according to the specific application needs.
This FIFO sorting process is described by four different parallel functions that exploit
the natural hardware parallelism.
The proposed CFAR hardware architecture can be used as a specialized module
or as a co-processor for Software Defined Radar (SDR) applications. The linear sorter
can be used as a coprocessor or as a module in specialized architectures that continuously
require to process data for non-linear filters based on order statistics.
The results of implementing the CFAR hardware architecture on a Field Programmable
Gate Array (FPGA) are presented, discussed and compared against other works. Also,
results of implementing the linear sorter on a FPGA are presented and compared
against other reported hardware based sorters. Scalability results for several sorted
elements with different bit widths are also presented.
El procesamiento de señales de radar para entornos de navegación marítima, es útil para la detección y localización de blancos, donde se requiere un tiempo de respuesta en un lapso corto de tiempo. La investigación en el área de detección de blancos en señales de radar, se ha enfocado a la búsqueda de variantes del detector CFAR (Constant False Alarm Rate) y al modelado del ruido marítimo, obteniendo buenos resultados teóricos. Los detectores CFAR son usados en el procesamiento digital de señales, con el fin de detectar blancos en entornos marítimos, donde las condiciones ambientales existentes representan ruido añadido a la señal de interés. Sin embargo, los detectores CFAR también son usados en aplicaciones de procesamiento de imágenes, ingeniería médica, análisis de calidad de potencia, detección de características en imágenes satelitales, detectores de códigos PN (Pseudo-Noise), entre otras aplicaciones. Esta tesis presenta una arquitectura hardware que implementa seis variantes del detector CFAR basados en operaciones lineales y no lineales, además, detalla la selección de éstas seis variantes y la selección de sus parámetros. Ya que algunos detectores CFAR requieren ordenamiento, es usado un ordenador lineal basado en un esquema FIFO (First In First Out). Este ordenador es capaz de mantener una serie de datos ordenados, descartando el dato más antiguo e insertando un nuevo valor en su lugar correspondiente; realizando todas estas operaciones en un solo ciclo de reloj. El ordenador puede ser adaptado a cualquier longitud de datos, de acuerdo a las necesidades de la aplicación. Este ordenador está compuesto de elementos procesadores idénticos, cuyo funcionamiento es descrito por cuatro funciones concurrentes. La arquitectura hardware CFAR propuesta puede ser usada como un modulo especializado o como un coprocesador para aplicaciones de Software Defined Radar (SDR). Por otro lado, el ordenador lineal puede ser usado como un coprocesador o como un modulo especializado en diseños que requieran procesar datos de manera continua o para filtros no lineales basados en estadísticas de orden. Los resultados de la implementación de la arquitectura hardware CFAR propuesta y del ordenador lineal, ambos funcionando en un FPGA (Field Programmable Gate Array) son reportados, discutidos y comparados contra otros trabajos similares. También, resultados de escalabilidad para el ordenador para diferentes tamaños de palabras y cantidad de elementos ordenados son presentad | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2008-10 | |
| Tesis de maestría | |
| Inglés | |
| Estudiantes Investigadores Público en general | |
| Pérez-Andrade JR | |
| LENGUAJES DE PROGRAMACIÓN | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Ciencias Computacionales |
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