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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/680| Detection of small-delay defects in nanometer technologies using inter-path correlation | |
| FRANCISCO JAVIER GALARZA MEDINA | |
| VICTOR HUGO CHAMPAC VILELA | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Integrated circuits Detection of small-delay Inter-path correlation | |
| The aggressive scaling on integrated circuits technology, enable a dramatic increase on circuits
performance by allowing higher clock frequencies, devices with larger memory capacity,
lower power consumption and lower operation voltage. Nevertheless, the increase in
circuits performance also creates complex circuits with higher density, which are liable to
process variations and defects. As technology scales down, the number of transistors and
interconnections grow at a very fast rate. For nano-scale technologies the growth rate of
interconnections have overcome the one of transistors, generating circuits that are highly susceptible
to opens and shorts defects. Most of the defects on a circuit creates small increases
on delay performance, which may not create a functional failure, which makes them harder
to be detected. However, even when these small deviations in delay does not create a failure,
they represent a reliability and quality risk.
In this work a new approach to detect small-delay defects (SDD) under the presence of
process variations will be presented. This methodology uses the correlation information of
the circuit outputs delay to establish a statistical reference frame that can be used to screen
SDDs. A path-based statistical timing analysis will be implemented to obtain the correlation
information between outputs delay of the circuit. This correlation between outputs delay,
is analyzed to establish a reference frame of the relationship between circuit output’s delay.
The outputs delay of the circuit under test are then compared with the reference frame. For a
defect free circuit the relationship between outputs delay must agree with the reference frame,
otherwise a defect is present in the circuit. The feasibility of this methodology is validated
on benchmark circuits, where the promising results obtained shows that this methodology is capable of improving the SDD detectability of a circuit.
The first chapter of this thesis presents a description of the fluctuations that affect nanometric
technologies. The sources and behavior of process variations are described, making
emphasis on their influence on delay performance. The state-of-the-art on delay testing is
discussed, considering the main issues of process variations. At the end of first chapter, the
concept of small-delay defects will be described, addressing topics like sources and their
effects on delay performance, testability and reliability. El escalamiento agresivo de las tecnologías de fabricación de circuitos integrados, incrementa el desempeñó de los circuitos al permitir el uso de frecuencias de reloj más altas, dispositivos con mayor capacidad de memoria y menor consumo de potencia. Conforme la tecnología se reduce el número de interconexiones y transistores incrementa a un ritmo acelerado; para tecnologías nanométricas el crecimiento de interconexiones ha sobrepasado al de los transistores, generando circuitos más susceptibles a defectos y variaciones. La mayoría de los defectos en un circuito, generan incrementos de retardo que son muy pequeños lo cual hace más difícil su detección. Sin embargo, aun cuando estos retardos pequeños no generan una falla funcional, si comprometen la confiabilidad y calidad del circuito. En el presente trabajo se propone un nuevo enfoque para detectar defectos de retardo pequeño (SDD) bajo la presencia de variaciones de proceso. Esta metodología hace uso de la información de correlación que existe entre los retardos a las salidas de un circuito. Dicha información es utilizada para generar un marco de referencia que permita detectar SDDs. En este trabajo se ha implementado un análisis estadístico de tiempo basado en trayectorias, que permite obtener la información de correlación a las salidas del circuito. Dicha información es analizada para predecir el comportamiento de retardo en ciertas salidas del circuito. Los retardos en las salidas del circuito bajo prueba son comparadas con el marco de referencia establecido con anterioridad para detectar desviaciones en el desempeñó de retardo. En un circuito sin defectos, la relación entre los retardos de la salida debe concordar con el marco de referencia; de no ser así, el circuito bajo prueba presenta un defecto. La validez de esta metodología fue comprobada en circuitos estándar, donde se obtuvieron resultados promisorios en la detección de SDDs. El primer capítulo de esta tesis describe las fluctuaciones de parámetros en tecnologías nanométricas. Las fuentes y el comportamiento de las variaciones de proceso son descritas haciendo énfasis en su influencia sobre el desempeñó de retardo. El estado del arte en lo referente a pruebas de retardo será descrito considerando el efecto de variaciones de proceso. Al final del capítulo, el concepto de SDD se describe analizando sus fuentes principales, la influencia en el retardo y los riesgos de confiabilidad que generan. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2011-09 | |
| Tesis de maestría | |
| Inglés | |
| Estudiantes Investigadores Público en general | |
| Galarza-Medina F.J. | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Electrónica |
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