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http://inaoe.repositorioinstitucional.mx/jspui/handle/1009/735| PVT compensated PLL in 45nm SOI-CMOS technology | |
| ANDRÉS FELIPE AMAYA BELTRÁN | |
| GUILLERMO ESPINOSA FLORES VERDAD | |
| Acceso Abierto | |
| Atribución-NoComercial-SinDerivadas | |
| Phase locked loops PVT compensation Ring oscillator Silicon on insulator | |
| In this work the design of a compensated to process, voltage and temperature |PVT|
PLL is presented, which is based in a ring oscillator. The circuit is designed in a nanometer
technology, in the 45nm IBM SOI-CMOS process specifically.
At first, the impact of PVT variations on the performance of an analog circuit is presented;
also, a description of the used technology as well as its disadvantages in the design of analog
circuits are made.
The behavior of a PLL and the inuence of PVT variations on its performance are described;
the sensitivity of performance metric like bandwidth and settling time is presented.
In addition, the behavior of all the components that form a PLL is studied, highlighting them
variability to PVT. Then, the design of each one of them is made, making emphasis in some
design considerations that increase the robustness of the circuit. The states-machine topology
for the phase detector is selected because of high excursion range. For the charge pump, the
use of an amplifier at its output is proposed, with the aim to reduce its dynamic range; this
decrease the mismatch between the UP and DOWN currents due to the channel modulation
effect.
For the ring oscillator a pseudo-differential current controlled topology is selected, in
order to guarantee the symmetry of the oscillation waveform and to reduce the variability
of the tuning gain. Moreover, a compensation network is proposed, which adjust the bias
current based on the process condition and temperature. With this network a reduction of
the variability of the free-running frequency to 2.9% over 7.2GHz is achieved. Furthermore,
the impact of history-effect of a SOI transistors over the settling of the frequency of a ring
oscillator is presented.
Finally, all the PLL is implemented and its performance is verified by the estimation of
the frequency response through the characterization of the transient response. As a result,
a PLL with a reduced variability of its bandwidth is achieved, whose power consumption is
5.4mW and jitter of 1.6ps RMS. En este trabajo se plantea el diseño de un PLL compensado ante variaciones de proceso, voltaje y temperatura |PVT|, el cual se basa en un oscilador de anillo para su funcionamiento; el circuito es diseñado en una tecnología nanométrica, específicamente en el proceso de 45nm SOI-CMOS de IBM. Inicialmente se presenta el impacto de las variaciones PVT en un circuito analógico; a su vez se hace una descripción de la tecnología en uso, así como de sus desventajas para diseñar circuitos analógicos. Seguido a esto, se realiza una descripción del funcionamiento de un PLL y la anuencia de las variaciones PVT en sus parámetros de desempeño, tales como ancho de banda y tiempo de establecimiento. Se realiza una descripción de cada uno de los bloques que conforman el PLL resaltando su variabilidad con PVT. Posteriormente se realiza el diseño de cada uno de estos, haciendo énfasis en ciertas consideraciones de diseño que aumentan la robustez del circuito. Se selecciona una topología de máquina de estados para el detector de fase por su elevado rango de excursión. En cuanto a la bomba de carga se propone la conexión de un amplificador de voltaje en su nodo de salida con el _n de reducir su rango dinámico; esto reduce el mismatch entre las corrientes UP y DOWN debido al efecto de modulación de canal. Para el oscilador de anillo se selecciona una topología pseudo-diferencial controlada por corriente, con el _n de garantizar la simetría de la oscilación y reducir la variabilidad de la ganancia de entonado. Además, se propone un circuito de compensación específico, el cual ajusta su corriente de polarización de acuerdo al estado del proceso y la temperatura. Con esto se reduce la variación de la frecuencia central a 2.9% sobre 7.2GHz. En adición, se presenta el impacto del efecto historia de un transistor SOI en el establecimiento de la frecuencia del oscilador. Finalmente se implementa todo el PLL y se verifica su funcionamiento mediante la estimación de la respuesta en frecuencia mediante la caracterización de la respuesta transitoria. Como resultado se obtiene un PLL con una variación reducida en su ancho de banda, cuyo consumo de potencia es 5.4mW y jitter de 1.6ps RMS. | |
| Instituto Nacional de Astrofísica, Óptica y Electrónica | |
| 2012-08 | |
| Tesis de maestría | |
| Inglés | |
| Estudiantes Investigadores Público en general | |
| Amaya-Beltran A.F. | |
| ELECTRÓNICA | |
| Versión aceptada | |
| acceptedVersion - Versión aceptada | |
| Aparece en las colecciones: | Maestría en Electrónica |
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